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やっと鬼のように忙しかった？１ヵ月が終わりました！
今週のHALO REACHとゲームショーのために頑張ってきたぜ！
あとあとHALO ODSTのオーディオを全部集めました！
けど、話の内容理解できん、、、orz
なんだか怖い雰囲気になって、スッキリしてないままです。
来週は多分毎年書いてる、ゲームショーの事ばかり書くかな？
今年はデジカメで写真いろいろ撮ってくるかな？
でも会場の中ってどれが写真禁止なのかわからなくて気が引けるんだよね(‥;)
とりあえず気をつけて撮ることにします。
それに友人にも会えるんで、凄い楽しみですね♪
今週のHALO REACHとゲームショーのために頑張ってきたぜ！
あとあとHALO ODSTのオーディオを全部集めました！
けど、話の内容理解できん、、、orz
なんだか怖い雰囲気になって、スッキリしてないままです。
来週は多分毎年書いてる、ゲームショーの事ばかり書くかな？
今年はデジカメで写真いろいろ撮ってくるかな？
でも会場の中ってどれが写真禁止なのかわからなくて気が引けるんだよね(‥;)
とりあえず気をつけて撮ることにします。
それに友人にも会えるんで、凄い楽しみですね♪
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» 無題
----------------------------------------------------------------------------------
-- Company:
-- Engineer:
--
-- Create Date: 13:18:33 07/13/2010
-- Design Name:
-- Module Name: zihanki - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- zihanki
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity zihanki is
port(
end zihanki;
architecture Behavioral of zihanki is
type STATE is (S0,S1,S2,S3);
signal CSTATE, NSTATE : STATE;
signal z:std_logic;
begin
STORAGE:process(ck, RSTN)begin
if(RSTN = '0')then
CSTATE <= S0;
elsif(ck'event and ck = '1')then
CSTATE <= NSTATE;
end if;
end process;
COMB : process (CSTATE, X)begin
case CSTATE is
when S0 => i1 (X= '1')then
NSTATE <= S1;
Z <= '0';
else
NSTATE <= S0;
Z <= '0';
end if;
:--
:
end process;
process(ck)begin
if(ck'event and ck = '0')then
YY <= z;
enf if;
end process
end Behavioral;
だよ
-- Company:
-- Engineer:
--
-- Create Date: 13:18:33 07/13/2010
-- Design Name:
-- Module Name: zihanki - Behavioral
-- Project Name:
-- Target Devices:
-- Tool versions:
-- Description:
--
-- Dependencies:
--
-- Revision:
-- Revision 0.01 - File Created
-- Additional Comments:
--
-- zihanki
----------------------------------------------------------------------------------
library IEEE;
use IEEE.STD_LOGIC_1164.ALL;
use IEEE.STD_LOGIC_ARITH.ALL;
use IEEE.STD_LOGIC_UNSIGNED.ALL;
---- Uncomment the following library declaration if instantiating
---- any Xilinx primitives in this code.
--library UNISIM;
--use UNISIM.VComponents.all;
entity zihanki is
port(
end zihanki;
architecture Behavioral of zihanki is
type STATE is (S0,S1,S2,S3);
signal CSTATE, NSTATE : STATE;
signal z:std_logic;
begin
STORAGE:process(ck, RSTN)begin
if(RSTN = '0')then
CSTATE <= S0;
elsif(ck'event and ck = '1')then
CSTATE <= NSTATE;
end if;
end process;
COMB : process (CSTATE, X)begin
case CSTATE is
when S0 => i1 (X= '1')then
NSTATE <= S1;
Z <= '0';
else
NSTATE <= S0;
Z <= '0';
end if;
:--
:
end process;
process(ck)begin
if(ck'event and ck = '0')then
YY <= z;
enf if;
end process
end Behavioral;
だよ
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